先端パッケージングの「微細化」と「複雑化」が握るAI投資の未来：日本半導体製造装置3社の圧倒的優位性と参入障壁
1. エグゼクティブサマリー：なぜ今、「後工程の微細化・複雑化」がAI投資の成否を握るのか？
前工程（＝ウェハーと呼ばれるシリコンの円盤上に超微細な電子回路を形成する物理・化学プロセスのこと）における物理的な微細化が限界を迎える中、AI半導体のさらなる性能向上を牽引する主役は、組み立てを担う後工程（＝シリコンウェハーから切り出された半導体チップを基板に固定し、接続配線を行って最終的な製品パッケージに仕上げるプロセスのこと）の「微細化」と「複雑化」へとシフトしている 1。TSMCのCoWoS（＝チップ・オン・ウェハー・オン・サブストレートの略で、シリコン中間基板上にロジックチップと積層メモリを超高密度に平面配置するTSMCの2.5D実装技術のこと）に代表される先端パッケージングは、AIアクセラレータのデータ伝送速度と電力効率を決定づける中枢技術であり、その世界的な供給能力がAI投資の成否を握るボトルネックとなった 1。この先端後工程において物理的限界を克服し、量産の合格率を左右する歩留まり（＝良品率のこと）を担保する上で不可欠なコア技術を独占する日本企業3社（アドバンテスト、ディスコ、芝浦メカトロニクス）は、世界のAIサプライチェーンにおける絶対的な「ゲートキーパー（＝関門を守る者）」として極めて強固な参入障壁を築いている 3。
2. 先端パッケージングにおける「微細化」と「複雑化」の概念解説
後工程における「微細化」の本質と身近な例え
半導体デバイスの性能向上において、前工程の微細化がトランジスタ（＝電気信号のスイッチングを担う素子のこと）のゲート幅をナノメートル単位で縮小させるものであるのに対し、後工程における「微細化」とは、切り出された個々のチップを相互に電気接続するための接続端子（＝マイクロバンプと呼ばれるチップと基板を電気的に接続する極微細な金属突起端子のこと）の間隔の狭小化や、シリコン基板を垂直に貫通するTSV（＝スルー・シリコン・ビアの略で、シリコン基板を垂直に貫通する超微細な電極配線のこと）の高密度・狭ピッチ化を指す 1。
従来の一般的なパッケージング技術では、チップの外周を極細の金属ワイヤで基板につなぐか、あるいはミリメートル単位のはんだボールを用いて接続していた 6。しかし、極限的なデータ伝送帯域が要求される最新のAI半導体パッケージでは、数千から数万本におよぶ並列接続が必要となるため、端子自体の微小化が不可欠となった 1。TSMCのCoWoSプロセスを例に挙げると、端子同士の間隔（ピッチ）は現在約40マイクロメートル（＝人間の髪の毛の約半分の太さ）以下まで縮小しており、組み立て時にはサブミクロン（＝1万分の1ミリメートル以下）レベルの極限的な位置合わせ精度が要求される 1。
これを日常生活に例えるならば、これまで個々のオフィスビル（チップ）の間を「太い有線ケーブル（従来の配線）」で個別につないでいた都市インフラを、すべてのビルを一つの超高層マンションの複合体へと建て替え、全室の間を「壁の中に埋め込まれた無数の目に見えない垂直エレベーターシャフト（＝TSV）」でダイレクトかつ超密に連結するようなものである 1。さらに、チップを垂直に積み重ねる最先端3D（＝三次元）積層技術であるSoIC（＝システム・オン・インテグレーテッド・チップスの略で、複数のチップを垂直方向に直接密着させて一体化するTSMCの最先端3D積層技術のこと）プラットフォームにおいては、金属端子そのものを廃止したバンプレス（＝金属の突起端子を介さず、チップ表面の銅配線同士を直接接合する究極の接続技術のこと）の接合が採用され、ピッチ幅は3〜9マイクロメートル以下に突入している 7。これにより、接続距離の短縮化によるデータ伝送時の電力消費（エネルギー効率）は数ピコジュール毎ビット（＝極めて僅かな電力消費量）まで抑制され、これまでにない超高速伝送が可能となっている 1。
後工程における「複雑化」がもたらす構造的難度と技術的課題
後工程における「複雑化」とは、単一の半導体チップのみで構成されていた構造から、演算処理を主導する最先端のLogic（＝ロジックチップのことで、複雑な演算や命令処理を担うCPUやGPUなどの演算プロセッサのこと）と、DRAM（＝一時的にデータを記憶するメモリチップのこと）を垂直積層したAI専用の超高速・広帯域メモリであるHBM（＝高帯域幅メモリの略で、複数のメモリチップを垂直に積み重ね、AI処理に必要な膨大なデータを桁違いの超高速・広帯域でやり取りできるAI専用メモリのこと）を、Interposer（＝インターポーザと呼ばれる、演算チップと積層メモリの間に挟み、両者を高密度配線で橋渡しする中間基板のこと）と呼ばれる超高密度配線を持つ中間層の上に高密度に立体・平面配置するパッケージ構造の進化を指す 1。
このような異種デバイスの混載は、システムレベルでの最適化をもたらす一方で、熱力学的および構造的な3つの致命的な物理課題を引き起こす 1。
第一の課題は、稼働時に発生する「熱」と、それに伴う物理的な「反り（warpage）」である 1。稼働時に数百ワットもの膨大な熱を放出するロジックチップと、熱による性能低下（熱暴走）を起こしやすい高密度積層メモリ（HBM）がミリメートル以下の超至近距離に密着配置されるため、パッケージ内部の温度管理は極めて困難になる 1。さらに、シリコン製のチップと有機樹脂で作られたパッケージ基板（サブストレート）は、熱が加わった際に膨張する割合を示すCTE（＝熱膨張係数の略で、熱が加わった際に材料が伸び縮みする比率を温度変化あたりで表した物理的指標のこと）が大きく異なる 13。このCTEのミスマッチにより、稼働時の温度上昇に伴って不均一な変形（反り）が発生し、内部の微細なはんだ接合部に強大な引っ張り応力が加わって剥離や断線を誘発する 12。
第二の課題は、保護液であるアンダーフィル（＝チップと基板の極小隙間に注入して固め、はんだ接合部を湿気や熱膨張ストレスから保護する液状樹脂接着剤のこと）の充填難度の急上昇である 13。チップ同士が密集し、チップと基板の隙間（スタンドオフハイト）が15マイクロメートル以下まで薄くなると、液体の表面張力によってアンダーフィルが奥まで浸透しきれず、ボイド（＝気泡が残って空洞ができること）が発生する 15。このボイドに水分が溜まることで電気的なリーク（漏電）が生じるか、あるいは動作時の熱でボイド内の空気が急激に膨張してパッケージを破裂させるため、いかに不純物を排除して樹脂を均一に隙間へ充填するかが極めて困難な製造上の障壁となっている 14。
第三の課題は、多層構造化における良品判定であるKGD（＝Known Good Dieの略で、パッケージへの組み立てや積層を行う前の段階で、完全に電気的動作が保証された良品チップのこと）の確保が困難になる点である 9。例えば、HBMのようにDRAMを8層、12層、あるいは16層と垂直に積層する構造では、積層プロセスの中途段階、あるいは完了後の最終テストにおいて、数万箇所におよぶ超微細電極のたった1つでも接合不良（断線やショート）を起こせば、隣接する最先端の超高価なロジックチップを含めたパッケージ基板上のすべての高価な構成部材が連鎖的に廃棄処分（全損）となる 1。したがって、組み立ておよび積層プロセスの前後にわたり、厳密に動作良品をスクリーニングし、不良が蓄積するのを排除する「テストの多段階化」と「その段階ごとの良品保証」の確立が不可欠となっている 9。
