東京エレクトロンは何が強いのか？主要製品を詳細解説。2026年4〜6月期決算徹底分析

【免責事項】 本レポートは、特定の株式・金融商品の売買や投資を推奨するものではありません。掲載された情報は信頼に足ると判断したデータに基づき作成されていますが、その正確性や完全性を保証するものではなく、将来の投資成果を約束するものでもありません。投資に関する最終決定は、必ずご自身の判断と責任において行われますようお願いいたします。

エグゼクティブ・サマリー
1. WFE市場上方修正の構造的要因分析
2. 先端デバイスの技術ノード移行とTELのPOR（Process of Record）獲得力
3. テスト/検査工程（プローバー等）のボトルネック解消と収益寄与
4. 需要の「上向き」を証明する先行指標（KPI）
5. 結論および中長期業績見通し
引用文献

エグゼクティブ・サマリー

東京エレクトロン（TEL）の2027年3月期第1四半期（4-6月期）連結決算は、売上高が前四半期比2.9%増の7,323億円、売上総利益が同2.9%増の3,427億円（売上総利益率46.8%）、営業利益が2,114億円（営業利益率28.9%）に達し、四半期ベースの過去最高業績を更新した¹。AIデータセンター向けの設備投資拡大が牽引役となり、新規装置売上におけるアプリケーション構成比は非メモリ（ロジック・ファウンドリ）が57%、DRAMが32%、NANDが11%と、先端ノードを中心にバランスの取れた力強い成長力を実証している¹。

前工程製造装置（WFE: Wafer Fab Equipment）市場は、AIインフラの需要拡大に伴いCY2026年に1,500億ドル超、CY2027年には1,900億ドル超へと急拡大する見通しであり、年率20%を超える高成長軌道に乗っている¹。この市場拡大局面において、同社は2nm GAA（Gate-All-Around）プロセス向けコータ/デベロッパ、3D NAND 400層超向け極低温エッチング（Cryogenic Etching）、DRAM配線・高圧アニール工程向け装置群において他社を圧倒する独占的POR（Process of Record）を獲得している¹。さらに、HBM（高帯域幅メモリ）の多層化に伴い必須となるKnown Good Die（KGD）保証需要を取り込むことで、プローバー事業は通期で1,000億円超規模の事業へと飛躍的な拡大を遂げつつある¹。本レポートでは、同社の技術的優位性とWFE市場の中長期的な成長メカニズムを定性・定量の両面から立体的に解剖する。

【用語解説】WFE
WFEとは、Wafer Fab Equipment（ウエハ・ファブ・アクイップメント）の略であり、日本語では「前工程製造装置」（または半導体前工程装置市場）を指します。  
半導体製造のプロセス全体と、WFE市場の重要性は以下の通りです。
1. 「前工程」における位置づけ
半導体の製造工程は、大きく「前工程」と「後工程」の2つに分かれます。
前工程（Front-End）： シリコンウエハという円板の上に、光を用いて非常に微細な電子回路（トランジスタや配線など）を物理的・化学的に何層も形成していく工程。
後工程（Back-End）： 回路が形成されたウエハをチップ単位に切り出し（ダイシング）、容器（パッケージ）に納め、配線して最終的な製品に仕立てる工程。
WFE市場とは、この「前工程」で用いられる各種製造装置の総額および市場規模のことです。  
2. WFEに含まれる主な装置分野
前工程では数百もの複雑な工程を繰り返すため、WFEには多様な技術領域が含まれます。
塗布現像装置（コータ/デベロッパ）： 感光材（レジスト）をウエハに均一に塗り、露光後に現像する装置（東京エレクトロンがEUV用で世界シェアほぼ100%）。  
露光装置（Lithography）： 回路パターンを光でウエハ上に焼き付ける装置（ASMLが市場を牽引）。
エッチング装置（Etching）： 削りたい部分の膜をプラズマやガスで精密に除去し、パターンを形成する装置（東京エレクトロン、ラムリサーチなど）。  
成膜装置（Deposition）： ウエハ上に金属や絶縁体などの極薄い膜をはる装置（アプライド・マテリアルズ、東京エレクトロンなど）。
洗浄・アニール（熱処理）装置： 不純物を取り除いたり、結晶構造を安定化させたりする装置。  
3. 半導体業界における「WFE市場」の重要性
半導体メーカーの設備投資（CAPEX）の先行指標
TSMC、Samsung、SK Hynixなどの主要半導体メーカーが先端工場（ファブ）を建設・拡張する際、投資額の大部分（約7〜8割）がWFEの購入に充てられます。そのため、WFE市場規模の予測は業界全体の成長や業績動向を占う標準指標となっています。  
AI時代の高成長エンジン
近年では、生成AI向け半導体（GPUやHBM、2nmロジックなど）の急速な微細化・多層化・構造複雑化（GAAや3D NAND高層化など）に伴い、前工程の難易度が急上昇しています。これにより、ウエハ1枚を加工するために必要な装置の台数や高度な技術単価が跳ね上がり、WFE市場全体が大幅に拡大（2026年〜2027年にかけて年間1,500億〜1,900億ドル超へ）する要因となっています。

1. WFE市場上方修正の構造的要因分析

WFE市場の見通しが上方修正され、2026年から2027年にかけて年率20%以上の成長軌道を描きCY2027年に1,900億ドル超へ達する背景には、単なる循環的な景気回復にとどまらない3つの構造的な半導体需要シフトが存在する¹。

第一の要因は、ハイパースケーラーによるAIデータセンター向けCAPEX（設備投資）の幾何級数的な拡大である。主要クラウドサービス事業者やビッグテックによるAIインフラ投資は年間6,500億ドル規模に達しており、GPUや独自ASICといったAIアクセラレータの出荷急増が、先端ロジックおよびファウンドリの最先端ウエハ需要を強力に押し上げている⁶。NVIDIAの次世代アーキテクチャ投入や主要顧客での2nm/3nmノードの量産移行に伴い、前工程ファブにおけるクリーンルーム拡張が世界各地で加速している⁷。

第二の要因は、DRAM市場における「HBM」と「汎用DRAM（DDR5/LPDDR5X）」の同時高強度投資サイクルの発生である。HBMは複数枚のDRAMダイを垂直に積層する構造を持つため、ダイサイズが大きく、同一のビット出荷量を確保するために従来のDRAMと比較して約3倍のウエハ処理面積を消費するという特性（ウエハペナルティ）を持つ⁹。このHBM増産に伴うウエハ消費の増大が汎用DRAMの供給キャパシティを圧迫した結果、メモリメーカーは1b nmおよび次世代1c nmへの微細化投資（ノード移行）と、新規ウエハラインの建設を同時並行で進める必要性に迫られている⁹。

第三の要因は、AIサーバー向け高容量eSSD（エンタープライズSSD）需要の急拡大と、それに伴う3D NANDの積層化競争の再加速である。AIモデルの学習・推論に伴うデータ保有量の爆発的な増加により、高密度ストレージ需要が急増しており、3D NANDの技術世代は従来の200層クラスから300層超、さらには400層超へと急速に移行している¹¹。この高層化に伴い、高アスペクト比の加工を可能にする高度なエッチング装置への投資が不可欠となっている¹¹。

項目	CY2024 (実績/推定)	CY2026 (見通し)	CY2027 (見通し)	構造的成長の牽引要因
WFE全体市場規模	約1,000億ドル規模	1,500億ドル超	1,900億ドル超	AIデータセンター需要、HBMウエハペナルティ、GAA移行⁷
ロジック/ファウンドリCAPEX	先端ノード中心に堅調	2nm GAA本格量産	N1.4/1nm初期投資	EUV重用化、裏面電源供給（BSPDN）導入、工程数増加
DRAM CAPEX	HBM3e/DDR5シフト	1c nm量産/HBM4量産	3D DRAM開発投資	TSV工程拡張、EUV適用層数増加、キャパシタ難度上昇¹⁰
NAND CAPEX	稼働率調整からの回復	300層超量産加速	400層超本格移行	eSSD需要急増、極低温エッチング（Cryo）技術導入¹²

2. 先端デバイスの技術ノード移行とTELのPOR（Process of Record）獲得力

半導体の技術ノード移行に伴う物理的限界の突破には、革新的な製造プロセスの採用が不可欠であり、東京エレクトロンは特定主要工程において代替不可能な装置群と技術プラットフォームを確立している。

ロジック2nm（GAA構造）移行におけるポジション

従来のFinFET構造から3次元チャネル構造を持つGAA（Gate-All-Around）ナノシートへの移行では、極薄膜のシリコン層とシリコンジャーマニウム層を高精度に交互に形成し、極小パターンを欠陥なく露光・現像・エッチングする高度なプロセス制御が要求される。同社の塗布現像装置（コータ/デベロッパ）は、EUV露光工程においてグローバル市場シェアほぼ100%という独占的ポジションを維持している。最新フラッグシップ装置である「CLEAN TRACK LITHIUS Pro DICE」は、先端パターニングにおける欠陥率を大幅に低減する薬液供給・膜厚制御技術を備えており、主要ファウンドリおよびIDMの2nm/1.4nm開発・量産ラインにおいてPORとして選定されている¹。さらに、GAA構造特有のSi/SiGe選択エッチング技術や、成膜後の界面欠陥を不活性化する高圧アニール装置（High-Pressure Anneal）においても高い市場シェアを確保しており、2nmフロントエンド工程におけるウエハ1枚あたりの同社装置採用金額（SAM）は旧世代ノード比で著しく増大している¹。

【用語解説】POR
PORとは、Process of Record（プロセス・オブ・レコード）の略であり、半導体製造業界において「半導体メーカーが自社の量産ライン（製造工程）で標準採用することを正式に決定した製造手順・条件・使用装置」のことを指します。  
半導体メーカー（TSMC、Samsung、SK Hynixなど）が新しい技術ノードや新世代のチップ（例：2nmロジックや400層超NANDなど）を立ち上げる際、どの製造装置を採用するかを決める重要な指標となります。  
POR獲得が意味する3つの重要ポイント
量産ラインへの「標準採用（デファクト化）」が確定
製造装置メーカー（東京エレクトロンなど）は、開発段階から自社装置を顧客の試作ラインに持ち込み、何千枚・何万枚ものウエハ試作を通じて厳しい性能評価（歩留まり、欠陥率、加工スピード、コストなど）を受けます。これらをクリアしてPORに選ばれることが、実質的な「受注決定」を意味します。  
中長期的な巨額売上の担保
一度PORを獲得すると、その顧客が国内外に新しいファブ（工場）を建設したりクリーンルームを拡張したりするたびに、同じ装置が自動的に大量追加発注される仕組みになります。そのため、装置メーカーにとってPOR獲得は数年越しで数十億〜数千億円規模の収益をもたらす源泉となります。  
極めて高いスイッチングコスト（乗り換え障壁）
半導体の量産工程は数百〜数千のプロセスが複雑に絡み合っています。一度PORとして組み込まれた装置やプロセスを途中で他社製に変更すると、全体の歩留まり（良品率）が崩れるリスクが大きいため、顧客が他社装置へ切り替えることは原則としてほとんどありません。

3D NAND 300層〜400層超高層化と「極低温エッチング」

3D NANDの積層数が400層を超えると、10µm以上の深さを持つメモリチャネルホールを垂直にアスペクト比100以上の超高精度で掘り進める高アスペクト比エッチング（HARC）が最大のエレクトロニクス製造上の bottleneck となる¹¹。同社宮城事業所で開発された「極低温エッチング（Cryogenic Etching）」技術は、エッチングチャンバ内の温度を-70℃に制御することで、従来の室温（0℃〜30℃）プロセスと比較して以下の革新的な技術的・経済的価値を提供する⁴。

エッチング速度の3倍化と生産性向上: 従来法では多大な時間を要した深さ10µmの深穴加工をわずか33分で完了し、加工スループットを従来の3倍以上に向上させる¹¹。
マルチスタック構造の簡略化: 400層超のNAND製造において、従来はウエハを複数回に分けて加工・貼合する「トリプル・スタック」構造が必要視されていたが、極低温エッチングの採用により単一（シングル）または「ダブル・スタック」での一括加工が可能となる¹³。これにより、アライメントズレによる不良リスクの削減と製造工程の大幅な短縮（歩留まり向上およびコスト削減）を実現する¹³。
環境負荷の劇的低減: 温室効果係数（GWP）の極めて高い従来のフロロカーボン（CF系）ガスに代わり、フッ化水素（HF）ガス主体のプロセスを確立したことで、地球温暖化ガス排出量を従来比で84%削減している⁴。

SK HynixおよびSamsung Electronics等の主要メモリメーカーは本技術のデモ機および評価ウエハ解析を強力に推進しており、CY2026〜2027年に予定される400層超NANDの最先端量産ラインにおいて同社装置が主力のPORを獲得することが確実視されている¹。

DRAM 1b/1c nmおよびHBM多層化における強み

DRAMの1b/1c nmノードへの微細化においては、キャパシタ形成エッチングおよび配線工程の難易度が急上昇している。同社はDRAM配線工程向けプラズマエッチング装置において高い市場シェアを維持しており、同アプリケーションにおける2030年までの累計売上高として1兆円規模を見込んでいる¹。さらに、EUV露光の適用層数増加に伴う膜質回復や応力緩和に不可欠な高圧アニール装置においても強固な技術障壁を築いている¹。

デバイス分野	最先端技術ノード	プロセス上の課題	TELの優位製品/技術	POR獲得状況と事業インパクト
ロジック/ファウンドリ	2nm / N2 (GAA)	ナノシート周囲の欠陥抑制、極薄膜制御⁵	CLEAN TRACK LITHIUS Pro DICE / 高圧アニール¹	EUVコータ/デベロッパでシェアほぼ100%。2nm主要ファウンドリでPOR獲得済¹。
3D NAND	400層超（次世代）	深さ10µm超の高アスペクト比チャネルホール形成¹¹	極低温プラズマエッチング装置 (-70℃/HFガス)⁴	エッチング速度3倍。スタック数削減（3→2/1）による顧客の製造コスト劇的削減¹³。
DRAM / HBM	1b/1c nm & HBM4	配線のRC遅延抑止、高アスペクト比キャパシタ加工¹⁰	DRAM配線用プラズマエッチング / 高圧処理装置¹	配線エッチングは2030年累計1兆円市場。1c nmでの高圧処理需要拡大¹。

3. テスト/検査工程（プローバー等）のボトルネック解消と収益寄与

AI半導体の主役に躍り出たHBMやChiplet（異種統合パッケージ）の急速な普及は、後工程（パッケージング）のみならず、前工程と後工程の境界領域におけるウエハレベルテスト・検査工程の重要性を劇的に高めている。

12層や16層といった多層化が進むHBMの製造プロセスにおいては、TSV（シリコン貫通ビア）を介して積層される個々のDRAMダイの不具合が、パッケージ全体の歩留まり損失へと直結する。1枚の不良ダイ（KGD: Known Good Die）が混入することで、高価な先端GPUや2.5Dインターポーザまで破棄せざるを得ない事態を避けるため、ウエハ段階において全数の動作精度、電気的特性、および熱耐久性を極限まで高精度に検証することが絶対要件となっている。

しかし、TSVの微細ピッチ化と多ピン化、さらに高熱を発するAIチップの動作条件を再現した試験が必要となることで、ウエハレベルのプロービング時間が極めて長時間化している。このテスト時間の増大は、顧客ファブ内におけるスループットの滞留（ボトルネック化）を引き起こし、生産全体の大きな阻害要因となっていた。

同社のテスト装置事業（ウエハプローバー）は、長年培ってきた精密ウエハ搬送・位置決め技術と高精度熱制御技術を融合させることで、このボトルネックの解消に成功している。先端ロジックおよびアドバンストパッケージ向けに投入された最新プローバー「Prexa SDP」等は、微細ピッチ化されたTSVパッドやマイクロバンプへのサブミクロン単位の位置合わせを実現し、多ピン一括接触と最適熱管理によって検査時間を大幅に短縮している¹。

定量的インパクトとして、同社のプローバー事業売上高は2027年3月期通期で1,000億円超を見込んでいる¹。前工程製造装置を中心としてきた同社にとって、プローバー事業は高粗利率かつ安定的な高成長を維持する独立した事業柱へと確立された。前工程の成膜・エッチングで培ったウエハ物性の知見をテスト装置の熱・物理制御にフィードバックする同社独自のソリューションは、後工程専業ベンダーに対する強固な参入障壁となっており、主要メモリメーカーのHBM生産ラインにおいてデファクトスタンダードのポジションを強固なものにしている⁹。

4. 需要の「上向き」を証明する先行指標（KPI）

今後の業績軌道およびWFE市場の再加速を検証するにあたり、株式市場および業界関係者が追跡すべき3つの先行指標（KPI）を以下に定量的データとともに提示する。

KPI 1：主要顧客のクリーンルーム拡張速度とキャパシティ・ランプ

前工程製造装置の納入および売上計上の物理的クリティカルパスとなるのは、顧客ファブにおけるクリーンルームの竣工とインフラ供給能力の準備状況である。

SK Hynix: 韓国・清州市における「M17」NANDファブ（総額80兆ウォン投資）の建設進捗、および「P&T7」アドバンストパッケージング工場（2027年末竣工予定、20兆ウォン投資）の立ち上げ状況¹²。
Samsung Electronics: 平澤（Pyeongtaek）P4Lファブのインフラ建設進捗（Phase 1-4）および1c nm DRAM/V9・V10 NAND向けのクリーンルーム空間の確保状況⁹。
TSMC: 台湾（新竹・高雄）における2nm専用ファブ（Fab 20/Fab 22）および米国アリゾナファブ（Fab 21）のクリーンルーム拡張速度⁸。

これらの物理的空間の完成タイミングが、同社の装置納入・検収（売上計上）時期を直接決定づける先行指標となる。

KPI 2：主要顧客（TSMC / Samsung / SK Hynix）の先端CAPEX計画

顧客の設備投資全体（CAPEX）の総額に加え、その中で「先端ノードおよびHBM向け」に配分される投資比率（Capital Intensity）の動向である。

TSMC: 2026年のCAPEX予想は520億〜560億ドル（前年比+27%〜+37%増）であり、5G、AI、HPCを背景とした2nm/3nmノード向けの集中投資が計画されている⁸。
Samsung Electronics: 2026年に半導体CAPEXとして約400億ドル（前年比+20%増）を投じる計画であり、1c nm DRAMおよびHBM4の歩留まり確立に向けた先端投資を優先している⁸。
SK Hynix: 2026年CAPEXを前年比40%以上増額させ、1c nm DRAMの月産能力を2万枚から16万〜19万枚規模へと急拡大させる計画である⁸。

従来型の汎用製品向け設備投資が調整傾向にある中でも、先端ノードに特化した高い資本集約度は、高付加価値な先端装置に強みを持つ同社の製品ミックス（粗利率）向上に直結する⁹。

KPI 3：TEL自社の研究開発費（R&D）投資額と粗利率向上ロードマップ

同社の技術的優位性を維持するための先行投資規模と、それが収益性に還元されるプロセスの進捗である。

R&D投資規模: 同社は2027年3月期通期のR&D投資計画として過去最高の3,300億円を計上しており、次世代極低温エッチング、EUVプロセス最適化、およびNVIDIAとの協業によるエージェント型AI・ロボティクスを活用した装置開発に集中投下している¹。
生産・供給能力と利益率目標: 宮城県で建設を進めるスマートファブ新棟（2027年夏竣工予定）による生産効率化の進捗と、経営陣が掲げる「2年以内の売上総利益率（Gross Margin）50%超」および「営業利益率（OPM）35%以上」の達成確度が重要な検証ポイントとなる¹。

先行指標（KPI）	追跡すべき定量的データ / 出来事	現状のトレンドと評価	TEL業績へのインプリケーション
1. クリーンルーム拡張速度	SK Hynix M17/P&T7竣工時期¹²、TSMC Fab20/22進捗⁸	2026年後半〜2027年にかけて主要顧客の大型ファブが一斉竣工予定⁷。	2026年後半からの同社新規装置（成膜・エッチング）の納入急増を担保¹。
2. 主要顧客の先端CAPEX	TSMC ($52B-56B)⁸、Samsung ($40B)⁸、SK Hynix (+40%増)⁸	レガシー投資を抑制し、2nm/1c nm/HBM向け先端投資へ資本を集中配分⁹。	超高単価なPOR獲得装置（LITHIUS Pro DICE, Cryo等）の構成比上昇により粗利率上昇¹。
3. TELのR&Dおよび供給体制	通期R&D 3,300億円¹、宮城新工場竣工（2027年夏）¹	R&D投資を過去最高に更新しつつ、宮城スマートファブで供給能力を拡張¹。	粗利率50%超、OPM 35%以上の中期経営目標達成に向けた確度が上昇¹。

5. 結論および中長期業績見通し

東京エレクトロンの直近決算（売上高7,323億円、営業利益2,114億円）は、AIデータセンター投資の本格化に伴う前工程装置需要の拡大を鮮明に示す内容となった¹。WFE市場がCY2026年に1,500億ドル、CY2027年に1,900億ドルへと飛躍的な成長を遂げる中で、同社はロジック2nm GAA、3D NAND 400層超、DRAM 1b/1c nm、ならびにHBM検査向けプローバーという、半導体プロセスの最重要成長ポイントのすべてにおいて強固な独占的PORを確立している¹。

特に、3D NANDの製造構造を根本から変革する「極低温エッチング」の実用化や、HBMの多層化に伴い急成長を遂げる「プローバー事業（通期1,000億円超規模）」は、単なるWFE市場全体の成長に依存しない同社独自の力強い収益ドライバーである¹。

同社が掲げる「売上高3兆円以上、営業利益率35%以上、ROE 30%以上」の目標達成、および「2年以内の売上総利益率50%超」という収益性ロードマップは極めて高い確度で進捗している¹。自社株買い（1,500億円枠）や株式分割（1株→5株）を含めた株主還元および資本効率向上姿勢も評価され、同社はグローバルな半導体製造装置セクターにおいて最も堅固な構造的成長ストーリーを有する銘柄として位置づけられる¹。